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技術(shù)專題
模擬IP集成中常見的芯片問題
模擬IP集成中常見的芯片問題
微電子領(lǐng)域仍然通過持續(xù)的創(chuàng)新和創(chuàng)造力來適應(yīng)新的物理限制和產(chǎn)品要求。這種創(chuàng)造力的很大一部分已經(jīng)投入到模擬，射頻和混合信號(hào)模塊作為可嵌入IP的開發(fā)中。
圖1該框圖突出了多媒體SoC設(shè)計(jì)。
現(xiàn)在可用的模擬/ RF /混合信號(hào)IP的選擇既廣泛又深入。人們可以在以下主要類別中找到許多7 nm（有時(shí)甚至是5 nm）的硬件塊：
PLL和DLL：提供各種速度，抖動(dòng)和功率規(guī)格
DAC和ADC：提供8位至24位分辨率和高達(dá)300 MSPS的分辨率
PHY和SerDes：針對廣泛的市場選擇，例如無線（Wi-Fi和5G），網(wǎng)絡(luò)（LAN，WAN和存儲(chǔ)），計(jì)算（USB，PCIe，MIPI）和內(nèi)存（DDR，包括G和LP變體，以及HBM等）
較小的組件可以組裝以創(chuàng)建個(gè)性化的模擬前端（AFE），電源管理功能和RF模塊
業(yè)界已經(jīng)產(chǎn)生了穩(wěn)定的制程技術(shù)進(jìn)步流，以支持對更高的門數(shù)，更低的功耗，更高的性能和更多功能的不斷需求。其中包括三重阱隔離，絕緣體上硅，P +保護(hù)環(huán)，FinFET和溝槽隔離。這些功能中的許多功能推動(dòng)了我們今天看到的模擬，RF和混合信號(hào)IP的激增。這些基板的添加還減少了設(shè)計(jì)人員在超深亞微米方面一直面臨的一些復(fù)雜性的問題，例如壓擺率中隱藏的模擬噪聲源，阻抗匹配和端接復(fù)雜性以及支持巨大帶寬的電路等問題。
然而，面對16 nm及以下SoC設(shè)計(jì)中的模擬電路，大量的門數(shù)與之并駕齊驅(qū)，即使是新穎的工藝改進(jìn)也無法實(shí)現(xiàn)。實(shí)際上，緊靠模擬/ RF宏的大型高性能數(shù)字模塊所帶來的信號(hào)和電源完整性挑戰(zhàn)正從芯片擴(kuò)展到封裝和PCB，這兩者都在努力跟上硅技術(shù)發(fā)展的步伐。SoC設(shè)計(jì)人員越來越發(fā)現(xiàn)自己不得不將工作范圍擴(kuò)展到其他兩個(gè)領(lǐng)域，以確保他們的芯片設(shè)計(jì)能夠按預(yù)期運(yùn)行。
這個(gè)由多部分組成的系列文章探討了嵌入式模擬和RF IP內(nèi)核如何對芯片，封裝和PCB功能產(chǎn)生負(fù)面影響，其影響是多種多樣的。我們還將討論在所有三個(gè)級(jí)別上可以采取哪些措施來防范這些問題，以及這些解決方案如何相輔相成。
硅實(shí)踐
在過去的二十年中，為模擬和數(shù)字電路設(shè)計(jì)創(chuàng)建統(tǒng)一的工具和方法流程的嘗試迄今被證明是徒勞的。但是，如圖2所示，在模擬流程的基本輪廓上已達(dá)成了普遍共識(shí)。
圖2顯示基本模擬設(shè)計(jì)流程的視圖。
盡管流程似乎很簡單，但細(xì)節(jié)在于魔鬼。
模擬電路絕對對電路的放置和布線方式敏感。設(shè)計(jì)規(guī)則（走線和過孔間距，差分信號(hào)和額外的接地引腳）有助于避免或至少減少導(dǎo)致EMI問題的基板耦合和鄰近效應(yīng)。這就是為什么設(shè)計(jì)規(guī)則檢查（DRC）是布局后物理驗(yàn)證工作的一部分。布局與原理圖（LVS）檢查也是驗(yàn)證所需連通性的同一步驟的一部分。
寄生提取直接影響對潛在耦合源的識(shí)別，而對寄生的反向標(biāo)注通常會(huì)導(dǎo)致原理圖和布局更改。不幸的是，這將影響時(shí)序，動(dòng)態(tài)范圍，負(fù)載，增益和功率，并產(chǎn)生一組新的寄生效應(yīng)。因此，返回到設(shè)計(jì)流程開始的迭代循環(huán)是悲劇性的必要條件，這就是為什么將模擬設(shè)計(jì)視為一門藝術(shù)而非一門科學(xué)的原因。
集成模擬量塊
因此，將最終的模擬模塊集成到整體ASIC / SoC設(shè)計(jì)中會(huì)帶來一系列全新的問題。對于數(shù)字和模擬電路模塊，芯片布局規(guī)劃將受到每個(gè)模塊的最佳位置，引腳位置，I / O位置，關(guān)鍵路徑，電源和信號(hào)分配以及芯片尺寸及其長寬比的限制。模擬IP對大多數(shù)這些問題特別敏感，并且模擬模塊也是hardmacs的事實(shí)使上述所有問題變得復(fù)雜。
一旦放置了芯片塊，最佳的布線實(shí)踐包括首先實(shí)現(xiàn)所有關(guān)鍵路徑，無論是模擬路徑還是數(shù)字路徑。但是，對于非關(guān)鍵路徑，模擬信號(hào)應(yīng)優(yōu)先。此外，無論給定的模擬信號(hào)是否至關(guān)重要，所有模擬路由都需要在考慮寄生效應(yīng)，使耦合效應(yīng)最小化以及避免過多的IR下降方面進(jìn)行特殊考慮。通過采用各種屏蔽技術(shù)進(jìn)行模擬信號(hào)路由，保持走線較短，通過最直接的路由來路由返回信號(hào)路徑，差分信號(hào)等來實(shí)現(xiàn)此目的。
除了這些用于在芯片上集成模擬內(nèi)容的廣泛方法外，不同類別的模擬電路也可能需要特別注意。DAC和ADC是一個(gè)完美的例子。
使用DAC或ADC時(shí)，除了分辨率和采樣率外，還有一些設(shè)計(jì)方面的考慮因素-即其指定的信噪比（SNR），有效位數(shù)（ENOB）額定值和功耗。遵循Nyquist的采樣定理（該定理指出，要對模擬信號(hào)進(jìn)行充分的數(shù)字再現(xiàn)，需要以模擬F max的2倍進(jìn)行采樣），這本身就可能給非常高性能的應(yīng)用帶來帶寬，功耗和位同步方面的挑戰(zhàn)。
從采樣的角度來看，無線尤其成問題，而就分辨率而言，音頻通常是最苛刻的要求。那就是諸如ENOB之類的參數(shù)特別相關(guān)的地方。無論給定DAC或ADC的廣告分辨率是多少，將這樣的模塊推過其ENOB都會(huì)降低其SNR性能，從而可能對該模塊的真正有用性產(chǎn)生重大影響。
除此之外，事實(shí)是，模擬模塊設(shè)計(jì)和集成到SoC或ASIC上下文中，根本不像芯片的數(shù)字部分那樣“干凈”且可預(yù)測的工程量。經(jīng)驗(yàn)，靈活性和適應(yīng)性是成功的決定因素。
傳統(tǒng)上，芯片設(shè)計(jì)團(tuán)隊(duì)考慮將數(shù)字和模擬/ RF /混合信號(hào)模塊正確集成到SoC設(shè)計(jì)中，以達(dá)到最大目標(biāo)。但是，正如我們將在本系列的后續(xù)文章中說明的那樣，情況已不再如此。SoC設(shè)計(jì)工作的規(guī)模正在不斷擴(kuò)大，團(tuán)隊(duì)將需要大幅提高其技能和實(shí)踐，以度過這個(gè)轉(zhuǎn)型期。