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技術(shù)專題
用JESD204B同步多個ADC
JESD204B 提供 一個 框架 為 高-速 串行 數(shù)據(jù) 到 被 發(fā)送的 沿一個或多個差分信號對，例如模擬-數(shù)字轉(zhuǎn)換器（ADC）的輸出。接口中有一個固有的方案，可以在JESD204B規(guī)范內(nèi)實(shí)現(xiàn)跨通道的粗略對齊。數(shù)據(jù)被劃分為具有邊界的幀，這些邊界被連續(xù)發(fā)送到接收器。
子類JESD204B 1個 接口 具有 規(guī)定 為 數(shù)據(jù) 對準(zhǔn) 向下 到 的 通過使用系統(tǒng)參照事件信號在多個串行通道鏈路或多個ADC樣本水平（ SYSREF ）來同步在所述發(fā)射器和接收器兩者內(nèi)部成幀時鐘。這為使用JESD204B鏈接的設(shè)備創(chuàng)建了確定的延遲。然而，仍然有很多挑戰(zhàn) 的是 一個 系統(tǒng) 設(shè)計(jì)人員 必須 克服 ，以 實(shí)現(xiàn) 全面 的定時 關(guān)閉，用于采樣同步，如PCB布局的考慮，匹配的時鐘和SYSREF生成，以滿足時序，SYSREF周期性和數(shù)字FIFO延遲。
設(shè)計(jì)者必須決定如何器件的時鐘和SYSREF信號將被創(chuàng)建 和 分布 在整個 的 系統(tǒng)。理想情況下，該設(shè)備的時鐘和 SYSREF應(yīng)該是相同的擺動電平的和偏移，以防止內(nèi)在偏斜在組件輸入引腳。所述SYSREF事件的更新速度將需要給被確定為任一單一事件在啟動時或一個在任何需要的時間同步可能出現(xiàn)的重復(fù)出現(xiàn)的信號。以該 考慮到最大時鐘和SYSREF信號的偏差，需要仔細(xì)的PCB布局，以滿足板，連接器，背板 和 各種 組件之間的建立和保持時序。最后，數(shù)字FIFO 設(shè)計(jì)和遍歷信號穿過多個時鐘域創(chuàng)建固有數(shù)字緩沖器內(nèi)歪斜JESD204B 發(fā)射機(jī)和接收機(jī)的是必須被考慮為和在后端數(shù)據(jù)處理除去。
系統(tǒng)時鐘的產(chǎn)生可以來自多種來源，例如晶體，VCO和時鐘產(chǎn)生或時鐘分配芯片。雖然特定的系統(tǒng)性能將決定時鐘的需求，但必須使用多個同步ADC來產(chǎn)生SYSREF信號，該信號源與輸入時鐘同步。這使得時鐘源選擇成為重要的考慮因素，以便能夠在特定的時間點(diǎn)以已知的時鐘沿鎖存該系統(tǒng)參考事件。如果SYSREF信號和時鐘未鎖相，則無法實(shí)現(xiàn)。
可以使用FPGA向系統(tǒng)提供SYSREF事件。但是，除非它也使用并同步發(fā)送到ADC的主采樣時鐘，否則很難將FPGA的SYSREF信號與時鐘進(jìn)行相位對準(zhǔn)。一種替代方法是從時鐘生成或時鐘分配芯片提供SYSREF信號，該信號可使該信號與整個系統(tǒng)發(fā)送的多個時鐘相位對齊。使用此方法，根據(jù)系統(tǒng)要求，SYSREF事件可以是啟動時的單發(fā)事件或重復(fù)出現(xiàn)的信號。
只要確定性延遲在系統(tǒng)內(nèi)跨ADC和FPGA的范圍內(nèi)保持恒定，就可能不需要額外的SYSREF脈沖，除非它有助于構(gòu)建特定的系統(tǒng)數(shù)據(jù)。因此，可以忽略或過濾用于時鐘對齊的周期性SYSREF脈沖，直到失去同步為止?？梢越惶婢S護(hù)發(fā)生SYSREF的標(biāo)記樣本，而無需重置JESD204B鏈接。
要啟動ADC通道的已知確定性起點(diǎn)，系統(tǒng)工程師必須能夠關(guān)閉系統(tǒng)中分布的SYSREF事件信號的時序。然后必須遵守相對于時鐘的預(yù)期建立和保持時間。可以使用跨越多個時鐘周期的相對較長的SYSREF脈沖來滿足保持時間要求，只要還可以滿足第一個所需時鐘的建立時間。
管理偏斜
仔細(xì)注意PCB布局對于在系統(tǒng)中保持時鐘和SYSREF的匹配走線長度以最小化偏斜至關(guān)重要。這可能是實(shí)現(xiàn)跨通道同步采樣處理的最困難部分。隨著ADC編碼時鐘速率的提高和多板系統(tǒng)的日益復(fù)雜，這項(xiàng)工作將變得越來越具有挑戰(zhàn)性。
系統(tǒng)工程師必須確定每種設(shè)備的SYSREF時鐘，以確定電路板在連接器和連接器上的偏斜。需要在FPGA或ASIC中有效消除任何剩余的器件間數(shù)字和時鐘偏斜延遲。后端處理可以改變ADC的采樣順序，并進(jìn)行任何必要的重新排列，以準(zhǔn)備數(shù)據(jù)以進(jìn)行進(jìn)一步的同步處理。
可以通過延遲最快的數(shù)據(jù)采樣和發(fā)送器延遲以與后端FPGA或ASIC中最慢的數(shù)據(jù)采樣對齊來糾正設(shè)備間采樣偏斜。對于復(fù)雜的系統(tǒng)，這可能涉及多個FPGA或ASIC，而每個FPGA或ASIC都需要傳達(dá)其總的設(shè)備間采樣延遲以進(jìn)行最終對準(zhǔn)。通過在JESD204B接收器中引入適當(dāng)?shù)膹椥跃彌_延遲以適應(yīng)每個特定的發(fā)送器延遲，可以將設(shè)備間樣本偏斜與整個系統(tǒng)中的已知確定性對齊（見圖）。
可以使用源同步SYSREF和帶有扇出緩沖器的時鐘發(fā)生器來同步多個ADC，以滿足數(shù)字輸入時序要求。FPGA可以通過數(shù)字緩沖器調(diào)整SERDES偏斜，以對齊樣本。
的AD9250是一個250-M采樣/ S，從14位雙ADC 模擬器件支持JESD204B接口在子類1的實(shí)現(xiàn)。該子類允許使用SYSREF事件信號跨ADC進(jìn)行模擬采樣同步。的AD9525是低抖動時鐘發(fā)生器，它不僅提供七個時鐘高達(dá)輸出至3.1千兆赫，它也可以同步基于用戶配置的SYSREF輸出信號。這兩款產(chǎn)品，再加上ADI公司精選的扇出緩沖器產(chǎn)品，為準(zhǔn)確同步和對齊發(fā)送到FPGA或ASIC進(jìn)行處理的多個ADC數(shù)據(jù)提供了框架。