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技術專題
用JESD204B同步多個ADC
JESD204B 提供 一個 框架 為 高-速 串行 數據 到 被 發送的 沿一個或多個差分信號對，例如模擬-數字轉換器（ADC）的輸出。接口中有一個固有的方案，可以在JESD204B規范內實現跨通道的粗略對齊。數據被劃分為具有邊界的幀，這些邊界被連續發送到接收器。
子類JESD204B 1個 接口 具有 規定 為 數據 對準 向下 到 的 通過使用系統參照事件信號在多個串行通道鏈路或多個ADC樣本水平（ SYSREF ）來同步在所述發射器和接收器兩者內部成幀時鐘。這為使用JESD204B鏈接的設備創建了確定的延遲。然而，仍然有很多挑戰 的是 一個 系統 設計人員 必須 克服 ，以 實現 全面 的定時 關閉，用于采樣同步，如PCB布局的考慮，匹配的時鐘和SYSREF生成，以滿足時序，SYSREF周期性和數字FIFO延遲。
設計者必須決定如何器件的時鐘和SYSREF信號將被創建 和 分布 在整個 的 系統。理想情況下，該設備的時鐘和 SYSREF應該是相同的擺動電平的和偏移，以防止內在偏斜在組件輸入引腳。所述SYSREF事件的更新速度將需要給被確定為任一單一事件在啟動時或一個在任何需要的時間同步可能出現的重復出現的信號。以該 考慮到最大時鐘和SYSREF信號的偏差，需要仔細的PCB布局，以滿足板，連接器，背板 和 各種 組件之間的建立和保持時序。最后，數字FIFO 設計和遍歷信號穿過多個時鐘域創建固有數字緩沖器內歪斜JESD204B 發射機和接收機的是必須被考慮為和在后端數據處理除去。
系統時鐘的產生可以來自多種來源，例如晶體，VCO和時鐘產生或時鐘分配芯片。雖然特定的系統性能將決定時鐘的需求，但必須使用多個同步ADC來產生SYSREF信號，該信號源與輸入時鐘同步。這使得時鐘源選擇成為重要的考慮因素，以便能夠在特定的時間點以已知的時鐘沿鎖存該系統參考事件。如果SYSREF信號和時鐘未鎖相，則無法實現。
可以使用FPGA向系統提供SYSREF事件。但是，除非它也使用并同步發送到ADC的主采樣時鐘，否則很難將FPGA的SYSREF信號與時鐘進行相位對準。一種替代方法是從時鐘生成或時鐘分配芯片提供SYSREF信號，該信號可使該信號與整個系統發送的多個時鐘相位對齊。使用此方法，根據系統要求，SYSREF事件可以是啟動時的單發事件或重復出現的信號。
只要確定性延遲在系統內跨ADC和FPGA的范圍內保持恒定，就可能不需要額外的SYSREF脈沖，除非它有助于構建特定的系統數據。因此，可以忽略或過濾用于時鐘對齊的周期性SYSREF脈沖，直到失去同步為止?？梢越惶婢S護發生SYSREF的標記樣本，而無需重置JESD204B鏈接。
要啟動ADC通道的已知確定性起點，系統工程師必須能夠關閉系統中分布的SYSREF事件信號的時序。然后必須遵守相對于時鐘的預期建立和保持時間?？梢允褂每缭蕉鄠€時鐘周期的相對較長的SYSREF脈沖來滿足保持時間要求，只要還可以滿足第一個所需時鐘的建立時間。
管理偏斜
仔細注意PCB布局對于在系統中保持時鐘和SYSREF的匹配走線長度以最小化偏斜至關重要。這可能是實現跨通道同步采樣處理的最困難部分。隨著ADC編碼時鐘速率的提高和多板系統的日益復雜，這項工作將變得越來越具有挑戰性。
系統工程師必須確定每種設備的SYSREF時鐘，以確定電路板在連接器和連接器上的偏斜。需要在FPGA或ASIC中有效消除任何剩余的器件間數字和時鐘偏斜延遲。后端處理可以改變ADC的采樣順序，并進行任何必要的重新排列，以準備數據以進行進一步的同步處理。
可以通過延遲最快的數據采樣和發送器延遲以與后端FPGA或ASIC中最慢的數據采樣對齊來糾正設備間采樣偏斜。對于復雜的系統，這可能涉及多個FPGA或ASIC，而每個FPGA或ASIC都需要傳達其總的設備間采樣延遲以進行最終對準。通過在JESD204B接收器中引入適當的彈性緩沖延遲以適應每個特定的發送器延遲，可以將設備間樣本偏斜與整個系統中的已知確定性對齊（見圖）。
可以使用源同步SYSREF和帶有扇出緩沖器的時鐘發生器來同步多個ADC，以滿足數字輸入時序要求。FPGA可以通過數字緩沖器調整SERDES偏斜，以對齊樣本。
的AD9250是一個250-M采樣/ S，從14位雙ADC 模擬器件支持JESD204B接口在子類1的實現。該子類允許使用SYSREF事件信號跨ADC進行模擬采樣同步。的AD9525是低抖動時鐘發生器，它不僅提供七個時鐘高達輸出至3.1千兆赫，它也可以同步基于用戶配置的SYSREF輸出信號。這兩款產品，再加上ADI公司精選的扇出緩沖器產品，為準確同步和對齊發送到FPGA或ASIC進行處理的多個ADC數據提供了框架。