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技術專題
高速PCB設計簡介：如何消除串擾
PCB布局上的串擾可能會造成災難性的后果。如果不加以糾正，串擾可能會導致成品電路板根本無法工作，或者被間歇性問題困擾。讓我們看一下什么是串擾，以及如何在高速PCB設計中防止串擾。
什么是高速PCB設計中的串擾？
串擾是PCB上走線之間的意外電磁耦合。這種耦合可能會導致一條跡線的信號脈沖在另一跡線的信號上不起作用，即使它們實際上沒有相互接觸。當平行走線之間的間距很窄時，可能會發生這種情況。即使跡線可能出于制造目的而保持最小間距，但對于電磁目的而言可能還不夠。
考慮兩條走線彼此平行。如果一條跡線中的信號具有比另一條跡線更大的幅度，則可能會嚴重影響另一條跡線。然后，“受害者”跡線中的信號將開始模仿攻擊者跡線的特征阻抗，而不是傳導自己的信號。發生這種情況時，您會遇到串擾。
通常認為串擾發生在同一層上彼此相鄰的兩條平行走線之間。但是，在相鄰層上彼此相鄰的兩條平行走線之間可能會發生串擾。這被稱為寬邊耦合，因為兩個相鄰信號層之間的芯厚度非常小，因此更可能發生這種情況。該厚度可以是4密耳（0.1毫米），有時小于同一層上兩條走線之間的間距。
從高速設計中消除潛在的串擾
幸運的是，您不會受到串擾的影響。通過專注于最大程度地減少串擾情況的高速PCB設計，您可以避免這些問題。以下是一些高速設計技術，可幫助您消除板上串擾的可能性：
差分對和其他信號路由之間應保持盡可能大的距離。經驗法則是，間隙=跡線寬度的3倍。
時鐘路由和其他信號路由之間的差異應盡可能大。相同的間隙=拇指的跡線寬度規則的3倍在這里也適用。
在不同的差分對對之間保持盡可能大的距離。所述拇指這里的規則稍大，間隙= 5倍的跡線寬度。
異步信號（如RESET，INTERRUPT等）應遠離總線和高速信號。但是，由于在電路板的正常操作中很少使用這些信號，因此可以將它們路由到開，關或加電信號旁邊。
確保板堆疊中彼此相鄰的兩個信號層將交替改變水平和垂直布線方向。通過不允許走線彼此平行延伸，將減少寬邊耦合的機會。
減少兩個相鄰信號層之間潛在串擾的更好方法是以微帶配置將它們之間的層與接地層分開。接地平面不僅會增加兩個信號層之間的距離，還將為信號層提供所需的返回路徑。
設計軟件如何幫助您消除高速PCB設計中的串擾
PCB設計工具內置許多功能，可幫助您避免設計中的串擾。電路板層規則將通過指定布線方向并創建微帶堆疊來幫助您避免寬邊耦合。使用網絡類別規則，您將能夠為更容易受到串擾影響的網絡組分配更大的走線間隔。差分對路由器會將差分對作為實際對路由在一起，而不是單獨進行路由。這樣可以保持差分對走線相互之間以及與其他網絡的所需間距，以避免串擾。
除了高速PCB設計軟件的內置功能外，還有其他工具也可以幫助您消除高速PCB設計中的串擾。有不同的串擾計算器可用來幫助您確定布線的正確走線寬度和間距。還有信號完整性模擬器，可分析您的高速設計中是否存在潛在的串擾問題。
如果允許發生串擾，那么在印刷電路板上就可能是一個大問題。現在您知道了要查找的內容，您將準備好防止串擾的發生。我們這里討論的設計技巧以及高速PCB設計軟件中的功能將幫助您創建無串擾的設計。