24小時(shí)聯(lián)系電話:18217114652、13661815404
中文
技術(shù)專題
基于SoC的PCB設(shè)計(jì)
PCB設(shè)計(jì)要盡早的評(píng)估SoC的能力，將確保制造，組裝和測(cè)試將以很少的問(wèn)題和高成品率進(jìn)行。在開(kāi)發(fā)基于SoC的PCB設(shè)計(jì)時(shí)，SoC的附加功能將提供豐富的功能優(yōu)勢(shì)。但是，與此同時(shí)，這些功能可能給PCB制造過(guò)程帶來(lái)其他挑戰(zhàn)。因此，制定用于設(shè)計(jì)，開(kāi)發(fā)，測(cè)試和生產(chǎn)最終PCB的有效計(jì)劃是良好的商業(yè)慣例。PCB設(shè)計(jì)過(guò)程中的幾個(gè)步驟包括可以增強(qiáng)功能的區(qū)域，這些功能可以提高PCB制造的簡(jiǎn)易性和生產(chǎn)PCB的成品率。從SoC本身到設(shè)計(jì)過(guò)程再到最終板測(cè)試的過(guò)程中的許多元素，都應(yīng)進(jìn)行審查，以尋求可能影響PCB最終可制造性的改進(jìn)。
大小很重要
SoC器件具有一定的固有復(fù)雜性。整個(gè)系統(tǒng)打包成一個(gè)縮略圖大小的單個(gè)硅封裝。小型物理結(jié)構(gòu)中有許多接口，時(shí)鐘，信號(hào)，協(xié)議和電源連接。系統(tǒng)尺寸的減小不能保證減少PCB實(shí)施問(wèn)題。在某些情況下，這種物理上的減少會(huì)增加設(shè)計(jì)底層PCB時(shí)將遇到的挑戰(zhàn)數(shù)量。
為了在同一個(gè)小型封裝中容納如此多的功能組合，芯片的設(shè)計(jì)人員通常使用一種巧妙的方法將多個(gè)功能組合分配給同一引腳。例如，在德州儀器（TI）Sitara AM3358處理器上，可以為同一引腳分配UART，I 2 C，通用I / O（GPIO），精簡(jiǎn)千兆媒體獨(dú)立接口（RGMII）以太網(wǎng)或電機(jī)驅(qū)動(dòng)脈沖寬度調(diào)制（PWM）功能，僅代表少數(shù)可用接口。
在同一個(gè)物理結(jié)構(gòu)（I / O單元）上使用多個(gè)接口的時(shí)間分配是開(kāi)發(fā)低成本系統(tǒng)解決方案的好方法。在許多方面，這可以幫助降低整體系統(tǒng)成本并利用不斷縮小的硅工藝。但是，像這樣使用I / O引腳多路復(fù)用可能會(huì)在PCB層提出一些挑戰(zhàn)。
使用具有復(fù)雜I / O引腳多路復(fù)用方案的SoC來(lái)實(shí)現(xiàn)系統(tǒng)提出了一個(gè)挑戰(zhàn)，因?yàn)閷?duì)于所有可能的I / O引腳定義組合而言，相同的PCB布局并不是很好的。圖1顯示了來(lái)自同一SoC的兩個(gè)不同I / O選擇的PCB布局。在電路設(shè)計(jì)A中，一組引腳配置用于UART，SD / MMC卡，GPIO和電機(jī)控制。在電路設(shè)計(jì)B中，使用RGMII類型的接口為以太網(wǎng)總線配置了相同的引腳組。
請(qǐng)注意，在原理圖級(jí)別上，在兩種設(shè)計(jì)之間進(jìn)行更改似乎沒(méi)有太多困難，因?yàn)樗皇怯眠m當(dāng)?shù)倪x擇（例如RS-232收發(fā)器與以太網(wǎng)物理層或PHY）替換了終端設(shè)備/電路 。但是，在審查PCB布局實(shí)現(xiàn)時(shí)，對(duì)不同接口的要求發(fā)生了巨大變化，這表明必須對(duì)PCB布局和隨后的布線進(jìn)行哪些重大更改才能開(kāi)發(fā)出堅(jiān)固的PCB。UART，SD / MMC卡，GPIO和電機(jī)控制將被布線到可放置在PCB上空間不同位置的多個(gè)設(shè)備。相比之下，以太網(wǎng)總線將被布線到單個(gè)設(shè)備，即以太網(wǎng)PHY，該設(shè)備可能會(huì)放置在與SoC相當(dāng)近的位置。
取決于接口連接的相同SoC引腳的布線差異表明，為什么沒(méi)有一種單一的全球正確方法來(lái)布局適用于所有設(shè)計(jì)的基于SoC的PCB。相反，每個(gè)設(shè)計(jì)都需要注意這些細(xì)節(jié)，以很大程度地降低可制造性問(wèn)題的風(fēng)險(xiǎn)。SoC制造商的參考設(shè)計(jì)可以幫助展示常見(jiàn)電路設(shè)計(jì)的實(shí)用實(shí)現(xiàn)。
圖1
1. SoC連接來(lái)自同一組引腳的不同功能信號(hào)集的能力可能會(huì)在PCB布局上產(chǎn)生很大差異。這些布局顯示了同一SoC的兩種不同實(shí)現(xiàn)之間布線差異的示例。在第一個(gè)示例中，引腳用于UART，SD / MMC卡，GPIO和電機(jī)控制。在第二個(gè)示例中，相同的引腳用于RGMII以太網(wǎng)PHY連接。
提前計(jì)劃
到第一批PCB到達(dá)時(shí)，可以檢查許多設(shè)計(jì)問(wèn)題。快速設(shè)計(jì)PCB的過(guò)程與設(shè)計(jì)初期可以驗(yàn)證哪些項(xiàng)目有很大關(guān)系。過(guò)程中的步驟可以幫助將高風(fēng)險(xiǎn)項(xiàng)目移到過(guò)程中的較早位置，從而使您有更多時(shí)間從設(shè)計(jì)或?qū)崿F(xiàn)中可能的錯(cuò)誤中恢復(fù)。但是，必須仔細(xì)考慮一些PCB設(shè)計(jì)過(guò)程，以滿足每個(gè)步驟的先決條件（圖2）。
圖2
2.此圖顯示了標(biāo)準(zhǔn)PCB開(kāi)發(fā)流程中流程類型的簡(jiǎn)化圖形示例。過(guò)程中的主要步驟被封裝為設(shè)計(jì)流程中的主要模塊。
當(dāng)然，在常見(jiàn)的PCB構(gòu)建環(huán)境中，主要目標(biāo)是使用原理圖設(shè)計(jì)來(lái)構(gòu)建有形的實(shí)際PCB。可以使用幾種不同的材料來(lái)生成PCB。對(duì)于此討論，假定使用剛性FR-4材料。FR-4覆銅玻璃環(huán)氧板的復(fù)雜物理和材料特性超出了本文的范圍。但是，PCB材料的這些非常細(xì)微的細(xì)節(jié)可能會(huì)導(dǎo)致重要的設(shè)計(jì)決策，從對(duì)PCB的要求一直貫穿到測(cè)試和生產(chǎn)制造。作為PCB要求和設(shè)計(jì)步驟的一部分，它有助于理解這些細(xì)節(jié)，因?yàn)橹T如銅的重量和PCB的絕緣層厚度之類的細(xì)節(jié)將決定堆疊并控制PCB的布線約束。
在某些情況下，將板的物理參數(shù)留給布局人員似乎很容易。但是，即使只是對(duì)底層的PCB基板有一個(gè)粗略的了解，也可以做出更好的決定，從而影響許多項(xiàng)目，并具有某些特征，例如PCB的尺寸以及可以在PCB上放置的設(shè)備。
例如，FR4材料在其橫向和縱向尺寸上都具有一定程度的柔韌性。如果不解決這個(gè)問(wèn)題，那么如果板上出現(xiàn)無(wú)法預(yù)料的機(jī)械應(yīng)力，那么SoC大小的球柵陣列（BGA）可能會(huì)導(dǎo)致焊球粘結(jié)失敗。以不同的方式，安裝PCB可能會(huì)增加熱故障和PCB扭曲/機(jī)械撓曲的問(wèn)題，具體取決于機(jī)箱/機(jī)架組件。
盡管從PCB設(shè)計(jì)過(guò)程的第一角度來(lái)看，最終生產(chǎn)板是關(guān)鍵指標(biāo)，但早期原型PCB的使用和實(shí)際需求是整個(gè)PCB流程中的重要一步。盡管仔細(xì)查看了設(shè)計(jì)活動(dòng)并核對(duì)了清單，以確認(rèn)是否滿足設(shè)計(jì)約束，但設(shè)計(jì)中的錯(cuò)誤仍會(huì)漏出并顯示在最終PCB上。因此，早期的原型板對(duì)于消除SoC板設(shè)計(jì)中的錯(cuò)誤和誤判很重要。
在PCB設(shè)計(jì)中進(jìn)行盡職調(diào)查時(shí)會(huì)發(fā)生什么錯(cuò)誤？即使是基于SoC的好意圖的PCB設(shè)計(jì)也可能出錯(cuò)：
①PCB設(shè)計(jì)師，需求團(tuán)隊(duì)，布局人員或PCB制造合作伙伴之間的通信錯(cuò)誤
②設(shè)計(jì)范圍太大，未滿足要求
③元件占用錯(cuò)誤
④機(jī)械放置錯(cuò)誤（連接器/電纜間隙問(wèn)題，顯示器安裝問(wèn)題等）
⑤對(duì)電路板要求的誤解
⑥電氣設(shè)計(jì)錯(cuò)誤
⑦電源問(wèn)題
⑧接口信號(hào)噪聲問(wèn)題
⑨設(shè)備/子母板連接器的方向
?設(shè)備地址分配錯(cuò)誤
?PCB配置選件功能問(wèn)題
?組件可用性問(wèn)題
?制造商對(duì)組件修訂的更改
建立目標(biāo)
近年來(lái)，仿真技術(shù)已得到顯著改進(jìn)，采用仿真技術(shù)的工具可以用來(lái)嘗試捕獲某些這類問(wèn)題。盡管要花很大的力氣來(lái)模擬設(shè)計(jì)，驗(yàn)證機(jī)械間隙，確認(rèn)設(shè)計(jì)要求并思考配置選項(xiàng)如何很大程度地減少潛在錯(cuò)誤（所有這些活動(dòng)都是好的設(shè)計(jì)實(shí)踐），但要增加設(shè)計(jì)進(jìn)度以完成所有這些步驟實(shí)際上可能超出電路板發(fā)展限制所允許的范圍。
在PCB設(shè)計(jì)過(guò)程的早期，推動(dòng)明確和簡(jiǎn)潔的設(shè)計(jì)目標(biāo)非常重要。在設(shè)計(jì)階段對(duì)這些設(shè)計(jì)目標(biāo)進(jìn)行闡述之前，這些設(shè)計(jì)目標(biāo)可能看起來(lái)比較籠統(tǒng)且含糊。留下的模糊目標(biāo)留下了誤解的機(jī)會(huì)，這將表現(xiàn)為PCB故障，可能會(huì)影響最終PCB的直接構(gòu)建進(jìn)度。
例如，如果必須使用特定的NAND閃存，但I / O電壓電平不清楚，則該電路可以設(shè)計(jì)為同時(shí)支持1.8 V和3.3 V，也可以設(shè)計(jì)為單個(gè)電壓值。為了無(wú)縫連接到SoC，必須在SoC上相應(yīng)的電源軌上匹配此I / O電壓電平。這會(huì)給電路板增加不必要的復(fù)雜性和風(fēng)險(xiǎn)。如果對(duì)需求有任何疑問(wèn)，復(fù)審可以澄清這些問(wèn)題。
元件在PCB上的放置會(huì)對(duì)最終PCB的可制造性產(chǎn)生巨大影響。組件的放置會(huì)影響設(shè)備間的間隙，制造取放效率，電纜的出入和間隙以及焊接輪廓差異。盡管它們通常是相關(guān)的，但這與前面解釋的I / O復(fù)用問(wèn)題不同。
諸如鉛與無(wú)鉛組件彼此相鄰放置之類的問(wèn)題會(huì)使設(shè)置PCB的正確焊接輪廓變得更加困難。（現(xiàn)在，隨著焊接技術(shù)的改進(jìn)，這不再是一個(gè)問(wèn)題。）通常，無(wú)鉛組件需要較高的焊料，例如250°C，而鉛組件可能需要220°C。2由于差分熱對(duì)流，將這些組件彼此緊鄰放置會(huì)影響可制造性。對(duì)于只有幾個(gè)焊球和較低熱質(zhì)量的超小型BGA組件（例如分立封裝中的單個(gè)澆口）尤其如此。
如果一個(gè)特定組件具有嚴(yán)格的布線約束，則可能會(huì)限制其他組件在特定區(qū)域內(nèi)的放置。例如，諸如DDR3的高速接口需要恒定的參考平面并與其他接口有效隔離。這將限制其他設(shè)備在DDR3存儲(chǔ)設(shè)備一定距離內(nèi)的放置。
在SoC類型的設(shè)計(jì)中，許多異構(gòu)外圍設(shè)備通常必須在同一PCB上運(yùn)行。準(zhǔn)備基于優(yōu)先級(jí)的布局分析可以幫助確保最終PCB正常運(yùn)行。在組件放置之前對(duì)PCB進(jìn)行平面規(guī)劃有助于揭示潛在的布線，電源和機(jī)械問(wèn)題。
通常，PCB會(huì)根據(jù)PCB及其所用最終產(chǎn)品的計(jì)劃用途而對(duì)連接器的放置施加一定的物理限制。有時(shí)，SoC具有多組I / O，可以將特定接口映射到這些I / O。使用PCB的平面圖可以揭示SoC引腳的I / O映射的更好組合，這將在PCB上提供更好的機(jī)械結(jié)構(gòu)。
電路板
圖3中的放置顯然會(huì)提供更好的板，比其他板更容易布局和構(gòu)建。平面圖的設(shè)備在空間上最適合布線，因?yàn)槊總€(gè)接口的適當(dāng)SoC球的位置都靠近主板上外部設(shè)備的位置。圖4展示了一個(gè)平面圖，該圖的組件與SoC處理器上的相應(yīng)接口球分開(kāi)放置。這將需要相互交叉的布線通道，并消耗寶貴的PCB功率和信號(hào)布線面積。請(qǐng)記住，只有太多的層可以布線信號(hào)，功率和成本的增加才能獲得更多的布線層。
圖3
3.此示例顯示了一個(gè)在信號(hào)走線位置方面支持良好布線的布局。
圖4
4.此示例顯示了一個(gè)布局/平面圖，這將使布線更加困難且成本更高，因?yàn)樗枰嗟奈锢砦恢糜糜谛盘?hào)走線。
雖然從這個(gè)角度看設(shè)計(jì)似乎很明顯，但有時(shí)其他PCB要求（例如連接器放置）將迫使發(fā)生不好的放置。僅考慮原理圖的電氣連接時(shí)，查看PCB的平面圖可能會(huì)顯示出可能不直觀的問(wèn)題。
作為基于SoC的設(shè)計(jì)中的一般規(guī)則，逃逸SoC的球陣列是首要考慮的問(wèn)題，不僅對(duì)于信號(hào)，而且對(duì)于電源和接地連接。如果低成本PCB是一個(gè)重要的限制因素，那么從SoC封裝上的所有焊球布線信號(hào)的方式就會(huì)受到限制。例如，在15mm x 15mm x 0.8mm的封裝中，大多數(shù)球陣列都已安裝，如果將支撐組件放置在不利的位置或與SoC距離較遠(yuǎn)的位置，則布線逃逸可能會(huì)更加困難。計(jì)劃的板子尺寸。
無(wú)論出于何種原因?qū)⒃O(shè)計(jì)分成多塊PCB都會(huì)增加復(fù)雜性。如果PCB約束要求使用多塊PCB，則必須進(jìn)行額外的規(guī)劃和驗(yàn)證，以維持關(guān)鍵接口上的信號(hào)完整性并確保正確的機(jī)械間隙。
這是使用早期原型來(lái)支持空間成分分析并驗(yàn)證不會(huì)產(chǎn)生生產(chǎn)問(wèn)題的另一個(gè)示例。在物理結(jié)構(gòu)中引入第二塊（或更多塊）板會(huì)增加另一個(gè)維度，即組件可能不會(huì)在單個(gè)PCB解決方案上相互干擾。
應(yīng)急準(zhǔn)備
盡管現(xiàn)代組件已變得萬(wàn)無(wú)一失，但研究PCB設(shè)計(jì)中計(jì)劃的組件以很大程度地減小對(duì)端板構(gòu)建的影響仍然很重要。有些組件的包裝細(xì)節(jié)不明顯。盡管許多IC和分立元件都有標(biāo)準(zhǔn)封裝，但某些封裝具有特殊的屬性，使它們?nèi)菀资艿胶附渝e(cuò)誤和其他組裝錯(cuò)誤的影響，例如非標(biāo)準(zhǔn)的引腳焊盤(pán)幾何形狀或分配。例如，在圖5中，瞬時(shí)按鈕開(kāi)關(guān)乍一看將使針腳1和2短路在一起，而針腳3和4基于每對(duì)針腳的接近程度短路。但是數(shù)據(jù)表中的器件原理圖表明實(shí)際上已連接了其他引腳。
圖5
5.該圖顯示了組件的引腳位置如何與引腳定義背道而馳。
使用具有此類不規(guī)則性的組件會(huì)給整個(gè)PCB設(shè)計(jì)流程帶來(lái)更多風(fēng)險(xiǎn)。雖然可以補(bǔ)償不規(guī)則性，但在有很多其他細(xì)節(jié)需要在生成用于PCB制造的圖案之前進(jìn)行驗(yàn)證和檢查的情況下，很容易錯(cuò)過(guò)這些細(xì)節(jié)。
PCB可制造性的主要問(wèn)題在于組件的選擇。作為硬件板設(shè)計(jì)師，我們通常專注于板細(xì)節(jié)。但是，如果所選設(shè)備的可用性存在問(wèn)題，那么有關(guān)組件的簡(jiǎn)單細(xì)節(jié)（例如，用于設(shè)計(jì)的所選組件的產(chǎn)品壽命）可能會(huì)給PCB構(gòu)建計(jì)劃帶來(lái)災(zāi)難。
更糟糕的情況是，如果沒(méi)有其他設(shè)備或第二個(gè)來(lái)源，則該組件不再可用。然后通常必須重新設(shè)計(jì)PCB，以容納替換組件。重新設(shè)計(jì)的另一個(gè)明顯問(wèn)題是檢查新組件是否會(huì)導(dǎo)致舊組件已經(jīng)解決的任何新問(wèn)題。如果SoC與某些外部設(shè)備緊密耦合，則基于SoC的設(shè)計(jì)可能會(huì)有其他要求。
如前所述，PCB材料也可能對(duì)基于SoC的設(shè)計(jì)的可制造性產(chǎn)生重大影響。PCB本身的結(jié)構(gòu)將由一些總體設(shè)計(jì)要求所決定，例如成本，尺寸，PCB外形等。正常的PCB要求與整體PCB物理尺寸有關(guān)時(shí)，要求“越小越好”。較小的物理尺寸會(huì)減少用于布線和放置元件的空間。在考慮因任何原因?qū)е碌牟季趾筒季€問(wèn)題的解決方案時(shí)，簡(jiǎn)單的更改（例如，僅在PCB上添加更多的層）乍看起來(lái)似乎很有吸引力，但可能不是正確的答案。
考慮一個(gè)帶有中央SoC處理器的120 x 95毫米PCB，該處理器采用17 x 17毫米封裝，并帶有一個(gè)0.65毫米間距的625球陣列。板上還會(huì)有其他器件，其中有些可能是BGA型封裝。PCB正確布局的主要挑戰(zhàn)將是SoC的布線問(wèn)題。根據(jù)設(shè)計(jì)中SoC實(shí)際使用的信號(hào)數(shù)量，將每個(gè)SoC引腳布線到PCB上的目標(biāo)可能很困難。
盡管信號(hào)是布線工作的一方面，但配電網(wǎng)絡(luò)（PDN）同樣重要。在當(dāng)今的現(xiàn)代SoC處理器中，功率傳輸對(duì)于很大程度地減少難以診斷的不穩(wěn)定運(yùn)行時(shí)故障非常重要。這是一種解決方案不適用于所有實(shí)施的地方。如果成本和進(jìn)度都沒(méi)有問(wèn)題，那么常見(jiàn)的解決方案就是增加層數(shù)并使用更復(fù)雜，更小的通孔類型（圖6）。
圖6
6.使用內(nèi)部層布線信號(hào)的能力是使用較小的盲孔和掩埋過(guò)孔的重要好處。但是，應(yīng)在此利益與電路板的額外成本之間進(jìn)行權(quán)衡。
當(dāng)整體PCB尺寸縮小時(shí)，這種方法通過(guò)減小信號(hào)和電源垂直過(guò)渡區(qū)（過(guò)孔）的物理體積并增加可布線性，有效地補(bǔ)償了空間上X＆Y總體可布線區(qū)域和體積的減少（記住，布線采用3D方式）。 Z軸面積。不利的一面是，每增加一對(duì)額外的層對(duì)都會(huì)增加PCB成本和時(shí)間。
此外，由于需要在外層的制造粘附之前進(jìn)行鉆孔，所以使用除特定直徑和焊盤(pán)尺寸的通孔以外的任何東西都會(huì)增加制造步驟。而且，由于物理尺寸的直徑小而使用非機(jī)械鉆頭會(huì)增加PCB的制造成本。在過(guò)去的十年中，該行業(yè)的進(jìn)步很大，但是具有微通孔和盲孔/埋孔的12層板的成本仍然與僅具有通孔的四層或六層板的成本不相等。
測(cè)試與大局
應(yīng)分別評(píng)估每個(gè)設(shè)計(jì)，以確定好的解決方案。例如，SoC通常會(huì)運(yùn)行大量的布線，并且還需要相當(dāng)數(shù)量的電源網(wǎng)絡(luò)平面，部分平面或?qū)捵呔€。通常，添加層將有助于布線從SoC逃脫，但是從最終成本的角度來(lái)看，帶有額外層的PCB的額外成本可能無(wú)法忍受。
指定和跟蹤PCB的特定放置和信號(hào)設(shè)計(jì)約束很重要。指定這些約束的過(guò)程可能會(huì)沖銷(xiāo)一些可以盡早解決的競(jìng)爭(zhēng)需求。至少，這些限制有助于以小組型組織中更主動(dòng)的姿態(tài)指導(dǎo)布局。這確實(shí)有助于顯示關(guān)鍵信號(hào)，例如DDR3，MIPI，以太網(wǎng)RGMII等，以及在放置和布局期間如何確定這些信號(hào)的優(yōu)先級(jí)以改善其跡線的信號(hào)完整性。
畢竟，由于某些接口的某些信號(hào)完整性要求，PCB物理區(qū)域?qū)⒕哂心承┲饕牟季€位置，這些位置會(huì)由于層的特性而導(dǎo)致特定組件之間的距離較短，參考平面位置較大且波前飛行時(shí)間更快。通過(guò)將關(guān)鍵網(wǎng)絡(luò)作為目標(biāo)來(lái)占據(jù)這些主要的布線位置，由于串?dāng)_問(wèn)題，電源噪聲問(wèn)題，組件容限問(wèn)題等等，最終的PCB具有較低的PCB故障風(fēng)險(xiǎn)。
即使設(shè)計(jì)被證明可以在規(guī)格范圍內(nèi)起作用，也不能保證每個(gè)生產(chǎn)單元都可以在該規(guī)格范圍內(nèi)起作用。由于與構(gòu)建基于SoC的現(xiàn)代PCB相關(guān)的許多變量，諸如組件公差，焊接事故，組裝錯(cuò)誤，PCB制造錯(cuò)誤，布局問(wèn)題和普通人為錯(cuò)誤等項(xiàng)目可能會(huì)導(dǎo)致生產(chǎn)PCB產(chǎn)生良率問(wèn)題。
因此，尋求高成品率最終PCB的正確PCB開(kāi)發(fā)過(guò)程應(yīng)包括某種類型的診斷測(cè)試。這些測(cè)試應(yīng)在包裝和運(yùn)輸之前在每個(gè)生產(chǎn)板上進(jìn)行。SoC處理器類型的板包括多個(gè)異構(gòu)接口，這些接口均具有特定的功能要求。因此，診斷測(cè)試應(yīng)包括針對(duì)這些接口中的每個(gè)接口的一個(gè)或多個(gè)測(cè)試。知道并明確定義PCB的要求在這里可以帶來(lái)很大的好處，因?yàn)樗估斫猓x和編寫(xiě)使PCB在制造時(shí)達(dá)到通過(guò)/不通過(guò)狀態(tài)所需的測(cè)試變得容易。
通常，開(kāi)發(fā)這些診斷測(cè)試的步驟包括：
①定義需要進(jìn)行功能測(cè)試的重要接口/電源
②根據(jù)電路要求確定這些測(cè)試的優(yōu)先級(jí)。
③確定每個(gè)測(cè)試所需的測(cè)試范圍。
④開(kāi)發(fā)測(cè)試。
⑤檢查原型板上的測(cè)試。
⑥生成診斷測(cè)試的優(yōu)化運(yùn)行版本。
可以基于已知要求和特定板的感知風(fēng)險(xiǎn)來(lái)調(diào)整測(cè)試良率覆蓋率。通常，由于板診斷測(cè)試開(kāi)發(fā)成本和生產(chǎn)時(shí)產(chǎn)生的運(yùn)行時(shí)成本，硬件板的100％測(cè)試覆蓋率在財(cái)務(wù)上不可行。因此，如果設(shè)計(jì)已被證明可以工作，則由于設(shè)計(jì)固有的風(fēng)險(xiǎn)較低，因此在生產(chǎn)測(cè)試中無(wú)需尋求完整的硬件測(cè)試范圍。
盡量不要由與開(kāi)發(fā)板載SoC生產(chǎn)軟件相同的軟件開(kāi)發(fā)人員來(lái)編寫(xiě)診斷測(cè)試。起初，這似乎適得其反。由于軟件開(kāi)發(fā)人員從他們的工作中了解硬件，因此可以肯定的是，通過(guò)使用它們編寫(xiě)硬件板診斷測(cè)試，可以節(jié)省時(shí)間和資源。但是，實(shí)際上情況恰恰相反。
有時(shí)，對(duì)硬件非常熟悉的軟件設(shè)計(jì)人員可能會(huì)盲目使用與生產(chǎn)軟件/固件相同的軟件實(shí)現(xiàn)，并將其放入診斷測(cè)試代碼中。診斷測(cè)試的目的是消除潛在的硬件問(wèn)題。因此，由正常軟件開(kāi)發(fā)團(tuán)隊(duì)以外的其他人編寫(xiě)這些測(cè)試將允許測(cè)試軟件以不同的方式控制硬件，即使在加載和運(yùn)行生產(chǎn)軟件之前，這些方式也可能會(huì)確實(shí)顯示出潛在的問(wèn)題。
這是另一個(gè)領(lǐng)域，擁有早期原型板非常重要，因?yàn)樗鼈兛梢杂糜谠缙谠\斷測(cè)試開(kāi)發(fā)，從而改善了硬件設(shè)計(jì)，因?yàn)樵缙跍y(cè)試可以消除硬件設(shè)計(jì)中的早期錯(cuò)誤或PCB要求的不正確實(shí)現(xiàn)。早期的原型板還為診斷測(cè)試提供了額外的好處，即在最終獲得功能齊全且經(jīng)過(guò)測(cè)試的PCB時(shí)，可以作為軟件團(tuán)隊(duì)的故障排除指南，因?yàn)槿绻_(kāi)發(fā)過(guò)程中遇到問(wèn)題，它們可以參考這些測(cè)試。
這些測(cè)試通常在沒(méi)有操作系統(tǒng)的情況下編寫(xiě)，以確保它們具有更少的依賴性并提供更簡(jiǎn)單的硬件管理技術(shù)。診斷測(cè)試開(kāi)發(fā)的最終一步是將測(cè)試優(yōu)化為可以在每個(gè)生產(chǎn)板上運(yùn)行的運(yùn)行時(shí)可執(zhí)行代碼。
至關(guān)重要的是不要跳過(guò)此步驟，因?yàn)樯a(chǎn)板的單位測(cè)試時(shí)間應(yīng)最小化，因?yàn)槊棵腌姷臏y(cè)試時(shí)間要花費(fèi)一定的時(shí)間。盡管如此，診斷測(cè)試還是值得開(kāi)發(fā)和執(zhí)行的成本，因?yàn)樗梢蕴岣?span>PCB的良率。此外，由于可以觀察到有關(guān)設(shè)計(jì)的重要測(cè)試時(shí)間數(shù)據(jù)并將其發(fā)送到PCB設(shè)計(jì)人員，以更新PCB的下一版本，因此可改善整個(gè)PCB的可制造性。
結(jié)論
從這些示例可以看出，PCB開(kāi)發(fā)過(guò)程中的幾個(gè)步驟將對(duì)PCB的可制造性產(chǎn)生更大的影響。了解這些問(wèn)題并開(kāi)發(fā)出一種將其潛在影響最小化的方法，可以大大提高項(xiàng)目設(shè)計(jì)階段的PCB可制造性。